当整个行业把数字音频交给集成芯片的“标准答案”时，HIBIKI 问了一个不一样的问题：如果从头开始，用分立架构重新定义调制、转换和放大的每一步，声音会走向哪里？
SDS 就是这个问题长达数年的工程回答。它舍弃了在现有框架内做优化，退回到物理规律本身，由工程师在长期校正中一寸一寸地切削出来。
调制
从源头把噪声推向听不见的地方
SDS 的核心是一套运行在 Spartan-6 FPGA 上的分立式 Delta-Sigma (SDM) 架构。
1024X 调制频率
不同于业界主流的 128X 或 256X，SDS 将采样频率推升至 1024X。这种极高密度的信息量，将量化噪声推移至 100kHz 之外的极高频段，从源头上赋予了声音惊人的细腻度与连贯感。
5-Bit 深度量化
6 阶高阶算法
针对 SDS Remastered 2025 优化的 6 阶调制算法，在每个周期内完成 20 次 35-bit 乘累加运算，通过精密的误差补偿降低误差积累，改善时域一致性。更低的时域误差，意味着瞬态更整齐、结像更稳定，乐器之间的轮廓不会因为算法抖动而发虚。
转换
重新定义解码方式
数据间 ISI 解耦（DEM）
每声道配备 36 组高速互补差分开关电阻阵列。额外加入的 4 组冗余开关 会在数据重排算法中轮流参与工作，以平滑器件本身带来的误差噪声。即使在极高电平下，依然能够维持稳定的线性表现，并减轻分立架构在低电平区域的失真压力。
差分互补拓扑
分立架构的系统意义
时钟
全模拟锁相环，少一点数码味
自研逻辑门 LC 扩频振荡电路
双架构 PLL 净化系统
宽带 PLL： 针对具备高质量时钟的高端音源，保留其原有的声音特性；
窄带 PLL： 带宽低至 5Hz，用于更严格地过滤前端带来的抖动与污染，让普通音源也能建立更稳定的时基。
外部参考时钟输入
速度
无反馈放大守住每一个瞬态
全分立无反馈模拟滤波
极速瞬态表现
高速 AB 类输出
电源
静谧感来自供电余量带来的从容
SDS 的变压器采用过量设计的能量储备方式，同时设计了一个初级和次级的秘密比例，使得高频更为有质感。
定制 80VA 级变压器
LTC6655 + NPN 多级稳压
我们不追求让 SDS 发出“最正确”的声音，毕竟声音没有唯一正确。我们追求的是，让它在物理层面足够诚实，每一个瞬态、每一层泛音、每一寸空间，都尽可能地来自录音本身，而非电路的附加与妥协。这是 SDS 存在的理由，也是它值得被长期聆听的原因。
技术规格
核心架构
解码拓扑
36 级 5-Bit Delta-Sigma 架构
阵列规模
互补差分开关电阻阵列 × 4组（双单声道设计）
算法与处理
PCM 处理
三段式升频 + 模拟带宽补偿算法，统一升频至 5-Bit 512x 调制
DSD 处理
源码直通处理 + 36 阶 Sinc 模拟滤波器
动态解耦
搭载二级动态 Shuffle 分配算法，深度降低物理元器件误差
时钟与同步
工作模式
支持 Native / Bypass 模式切换
Wide 模式 (高速宽带 PLL)
基于电感的纯模拟设计，环路带宽 5kHz
Narrow 模式 (高精度窄带宽 PLL)
基于晶体振荡器的纯模拟设计，环路带宽 10Hz
外部时钟同步 (ExtClk)
字时钟自适应（输入 44.1kHz / 48kHz 基频即可支持所有倍频）
接口电平要求：方波 ≥ 3.3Vpp
数字输入
USB / I²S (PS Audio协议)
支持 PCM 16-24Bit 44.1kHz – 384kHz
支持 DSD64 – DSD512
AES/EBU / 同轴 (COAX) / BNC / 光纤 (TOS)
支持 PCM 16-24Bit 44.1kHz – 192kHz
支持 DoP64
模拟输出
电路设计
全分立高速 AB 类无反馈纯直耦设计
转换速率 (Slew Rate)
> 300V/μs
输出电平
RCA 单端：6.5Vpp (2.3Vrms)
XLR 平衡：13.0Vpp (4.3Vrms)
总谐波失真加噪声 (THD+N)
≤ 0.0004%
信噪比 (SNR)
≥ 110dB
左右声道相位误差
≤ 0.002°
电源
电源
100-240V 50/60Hz
物理规格
机身尺寸
330mm (宽) × 330mm (深) × 65mm (高)